本文整理汇总了C++中OutputList::isEnabled方法的典型用法代码示例。如果您正苦于以下问题：C++ OutputList::isEnabled方法的具体用法？C++ OutputList::isEnabled怎么用？C++ OutputList::isEnabled使用的例子？那么, 这里精选的方法代码示例或许可以为您提供帮助。您也可以进一步了解该方法所在类OutputList的用法示例。
在下文中一共展示了OutputList::isEnabled方法的1个代码示例，这些例子默认根据受欢迎程度排序。您可以为喜欢或者感觉有用的代码点赞，您的评价将有助于系统推荐出更棒的C++代码示例。
示例1: writeVerilogDeclarations
//.........这里部分代码省略.........
//VhdlDocGen::writeLink(mdef,ol);
if(true)
{
nn=mdef->name();
kl=VhdlDocGen::getClass(nn);
//if(kl==NULL){
ol.startBold();
QCString inst=mdef->name()+"::"+ltype;
ol.writeObjectLink(mdef->getReference(),
mdef->getOutputFileBase(),
mdef->anchor(),
inst.data());
ol.docify(" ");
ol.endBold();
//}
ol.insertMemberAlign();
if(kl) {
nn=kl->getOutputFileBase();
ol.pushGeneratorState();
ol.disableAllBut(OutputGenerator::Html);
ol.docify(" ");
QCString name=VerilogDocGen::getClassTitle(kl);
name=VhdlDocGen::getIndexWord(name.data(),1);
// ol.insertMemberAlign();
ol.startBold();
ol.docify(name.data());
ol.endBold();
ol.startEmphasis();
ol.docify(" ");
ol.writeObjectLink(kl->getReference(),kl->getOutputFileBase(),0,mdef->name().data());
ol.endEmphasis();
ol.popGeneratorState();
}
if(largs.data())
{
ol.docify(" ");
ol.docify(largs.data());
}
}
break;
default: break;
}
bool htmlOn = ol.isEnabled(OutputGenerator::Html);
if (htmlOn && !ltype.isEmpty())
{
ol.disable(OutputGenerator::Html);
}
if (!ltype.isEmpty()) ol.docify(" ");
if (htmlOn)
{
ol.enable(OutputGenerator::Html);
}
if (!detailsVisible)// && !m_impl->annMemb)
{
ol.endDoxyAnchor(cfname,mdef->anchor());
}
//printf("endMember %s annoClassDef=%p annEnumType=%p\n",
// name().data(),annoClassDef,annEnumType);
ol.endMemberItem();
//fprintf(stderr,"\n%d %s",mdef->docLine,mdef->name().data());
if (!mdef->briefDescription().isEmpty() && Config_getBool("BRIEF_MEMBER_DESC") /* && !annMemb */)
{
ol.startMemberDescription(mdef->anchor());
ol.generateDoc(mdef->briefFile(),mdef->briefLine(),mdef->getOuterScope()?mdef->getOuterScope():d,mdef,mdef->briefDescription(),TRUE,FALSE,0,TRUE,FALSE);
if (detailsVisible)
{
ol.pushGeneratorState();
ol.disableAllBut(OutputGenerator::Html);
//ol.endEmphasis();
ol.docify(" ");
if (mdef->getGroupDef()!=0 && gd==0) // forward link to the group
{
ol.startTextLink(mdef->getOutputFileBase(),mdef->anchor());
}
else // local link
{
ol.startTextLink(0,mdef->anchor());
}
ol.endTextLink();
//ol.startEmphasis();
ol.popGeneratorState();
}
//ol.newParagraph();
ol.endMemberDescription();
// if(VhdlDocGen::isComponent(mdef))
// ol.lineBreak();
}
mdef->warnIfUndocumented();
}// end writeVerilogDeclaration